UVM-SystemCを調べる

UVM-SystemC の例題から、SystemCの中でどのようにUVMを使えばいいのかを調べました。

オープンソースの開発されているVerilog HDL/SystemVerilogシミュレータである Verilator はテストベンチ側にSystemCが使えるので、このUVM-SystemCと組み合わせることで、網羅的なテスト(検証)環境が構築できると思います。

なお、Verilatorでテストベンチ側にSystemCを使る例として、

Verilatorの薄い本「Verilatorの中を調べる」No.3、SystemC編

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